為基于FPGA的設(shè)計(jì)選擇最佳內(nèi)部或外部時(shí)鐘解決方案

          控制平面定時(shí)FPGA內(nèi)部PLL為高速邏輯,數(shù)字信號(hào)處理和嵌入式存儲(chǔ)器等功能模塊提供低偏斜時(shí)鐘源.內(nèi)部PLL也用于產(chǎn)生全局和區(qū)域時(shí)鐘以及其它高扇出,低偏斜控制信號(hào).驅(qū)動(dòng)這些內(nèi)部PLL需要外部輸入?yún)⒖紩r(shí)鐘.通常使用簡(jiǎn)單的固定頻率振蕩器來(lái)提供這些基準(zhǔn)電壓.當(dāng)選擇振蕩器來(lái)提供FPGA控制平面時(shí)序時(shí),開(kāi)發(fā)人員應(yīng)考慮三個(gè)關(guān)鍵標(biāo)準(zhǔn):長(zhǎng)期可靠性FPGAs通常用于生命周期較長(zhǎng)的應(yīng)用,因此確保所有板級(jí)器件的額定性能能夠長(zhǎng)期工作非常重要.振蕩器是一個(gè)關(guān)鍵問(wèn)題,因?yàn)樵谠S多電子應(yīng)用中,基于石英晶體的元件是場(chǎng)回報(bào)率最高的原因.晶體易受污染問(wèn)題的影響,可能會(huì)影響啟動(dòng)和隨時(shí)間和溫度的頻率漂移.為確保長(zhǎng)期可靠性,開(kāi)發(fā)人員應(yīng)選擇能保證長(zhǎng)期工作的振蕩器.合適的振蕩器應(yīng)保證至少10年的工作壽命,并規(guī)定在加速溫度(例如40攝氏度或更高)下的壽命老化.

          進(jìn)口skyworks晶體電路板級(jí)抗擾度FPGAs通常工作在開(kāi)關(guān)電源包圍的高噪聲環(huán)境中.此外,FPGAs會(huì)產(chǎn)生噪聲,影響VDD和接地層.最小化這種噪聲可能相對(duì)昂貴,并且不能完全消除.選擇振蕩器時(shí),一個(gè)重要的考慮因素是電源噪聲濾波.內(nèi)置電源電壓調(diào)節(jié)功能的振蕩器提供噪聲抑制,確保器件在受到系統(tǒng)級(jí)噪聲影響時(shí)不會(huì)違反其規(guī)定的抖動(dòng)規(guī)格,從而實(shí)現(xiàn)更具彈性的工作.有效性由于與石英加工,模具組裝和封裝相關(guān)的材料密集,復(fù)雜的制造過(guò)程,振蕩器可能需要花費(fèi)大量時(shí)間來(lái)采購(gòu).定制頻率振蕩器可能需要更長(zhǎng)時(shí)間才能獲得.選擇可快速交貨的振蕩器,無(wú)論是經(jīng)銷(xiāo)商的庫(kù)存還是供應(yīng)商可快速編程的振蕩器.快速的元件可用性簡(jiǎn)化了原型制作,并加快了設(shè)計(jì)速度skyworks環(huán)保晶振收發(fā)器時(shí)鐘除了可靠性,電源噪聲抑制性能和可用性,開(kāi)發(fā)人員還應(yīng)該考慮基于FPGA的收發(fā)器時(shí)鐘應(yīng)用的其他因素.對(duì)于高速串行數(shù)據(jù)通信(例如10/40/100G以太網(wǎng),光傳輸網(wǎng)絡(luò)[OTN],3G-SDI,CPRI和PCIExpress),參考時(shí)鐘選擇至關(guān)重要,因?yàn)闀r(shí)鐘抖動(dòng)會(huì)對(duì)收發(fā)器誤碼率產(chǎn)生不利影響.更復(fù)雜的是,多速率應(yīng)用需要一系列不同的參考頻率.

          硬件設(shè)計(jì)人員通常有三種收發(fā)器參考時(shí)鐘選項(xiàng):內(nèi)部整數(shù)或小數(shù)PLL高性能FPGAs內(nèi)置整數(shù)/小數(shù)PLL,可用于收發(fā)器時(shí)鐘.在整數(shù)模式下工作時(shí),這些PLL的抖動(dòng)最低.用于小數(shù)時(shí)鐘合成時(shí),會(huì)犧牲一些抖動(dòng)性能.雖然這種解決方案的抖動(dòng)性能在某些應(yīng)用中是可以接受的,但分立振蕩器和時(shí)鐘可以提供更低的抖動(dòng),并更好地優(yōu)化FPGA收發(fā)器性能.振蕩器單頻振蕩器可用于固定速率的時(shí)鐘應(yīng)用.對(duì)于多速率收發(fā)器,可串行編程至較寬頻率范圍的I2C可編程晶振是一種出色的解決方案.I2C可編程振蕩器的一個(gè)好處是可以與FPGA的整數(shù)PLL配合使用.振蕩器可以提供低抖動(dòng)小數(shù)時(shí)鐘合成,FPGA的內(nèi)部PLL可以進(jìn)一步提供整數(shù)時(shí)鐘乘法和低偏斜時(shí)鐘路由.

          時(shí)鐘發(fā)生器/抖動(dòng)衰減時(shí)鐘IC為多個(gè)FPGA收發(fā)器提供時(shí)鐘的最高性能方法是使用多路輸出時(shí)鐘發(fā)生器/抖動(dòng)衰減時(shí)鐘.頻率捷變時(shí)鐘發(fā)生器除了提供控制平面時(shí)鐘以外,還可以用于收發(fā)器的時(shí)鐘.要求同步的應(yīng)用(如SONET/SDH,同步以太網(wǎng),廣播視頻和CPRI)需要抖動(dòng)衰減時(shí)鐘IC.這些器件集成超低相位噪聲壓控振蕩器(VCO)和低帶寬PLL(典型值為0.1Hz至1kHz),除了超低抖動(dòng)頻率合成之外,還提供抖動(dòng)/漂移濾波.抖動(dòng)衰減時(shí)鐘還提供無(wú)中斷切換,這是一種在切換期間吸收兩個(gè)輸入時(shí)鐘之間相位差的功能.這可以最大限度地降低下游低帶寬PLL因時(shí)鐘重排而失鎖的風(fēng)險(xiǎn).最后,抖動(dòng)衰減時(shí)鐘提供保持參考時(shí)鐘功能,確保收發(fā)器在參考時(shí)鐘不可用時(shí)仍能正常工作.這一關(guān)鍵功能對(duì)于要求99.999%可用性的通信應(yīng)用來(lái)說(shuō)至關(guān)重要.

為基于FPGA的設(shè)計(jì)選擇最佳內(nèi)部或外部時(shí)鐘解決方案