當今時代速度就代表效率,無論是人還是機器,每天要處理的數(shù)據(jù)和信息越來越多,沒有高效的效率,根本完成不了工作所需,信號傳送/接收,數(shù)據(jù),信息分隔不開,那么是什么在支撐著信號的接收與發(fā)送呢?在相關(guān)的設(shè)備和工具里,都可以找到多顆石英晶體振蕩器,它主要的作用就是通過自身的特有的壓電效應(yīng),頻率振蕩,通電后接連其他元件啟動,讓產(chǎn)品各個系統(tǒng)工作.

在高速應(yīng)用中,信號在過渡區(qū)域中移動得越快,產(chǎn)生的抖動就越少,為當今的高速數(shù)字電子設(shè)備設(shè)計時鐘生成和分配系統(tǒng)給設(shè)計界帶來了許多挑戰(zhàn).在較高速度下,傳輸線及其組件的行為與較低速度下的行為不同,如果沒有正確指定和配置,則會產(chǎn)生抖動,噪聲,反射和串擾等信號完整性問題.因此,當設(shè)計人員接近將具有高速數(shù)字應(yīng)用的項目時,他們必須考慮在低速應(yīng)用中不必要的各種信號完整性規(guī)定.

規(guī)劃高速數(shù)字項目的主要挑戰(zhàn)包括:

最大限度地減少定時抖動.對于高速,高頻電子設(shè)備來說,有源晶振具有低定時抖動至關(guān)重要.較差的抖動特性不僅會影響數(shù)據(jù)錯誤,還會導(dǎo)致使用此源作為參考的鎖相環(huán)失敗.如果要將源用作顯示時鐘參考,則結(jié)果將是模糊的顯示.通常,信號在過渡區(qū)域中移動得越快,產(chǎn)生的系統(tǒng)抖動就越小(見圖1).

減少排放.在高速應(yīng)用中,產(chǎn)生電磁干擾(EMI)的可能性顯著增加.隨著數(shù)字速度的提高,有關(guān)EMI降噪的FCC規(guī)范變得越來越嚴格.設(shè)計人員需要解決諸如傳輸線,差分晶振信號,信號幅度和諧波含量等特性,以便最大化傳遞給負載的能量,從而減少能量發(fā)射量.確保穩(wěn)定.通常,您設(shè)計的電子系統(tǒng)的指定工作頻率越高,時鐘穩(wěn)定性就越關(guān)鍵.不穩(wěn)定的時鐘性能可能導(dǎo)致數(shù)字系統(tǒng)中的誤碼率,錯誤數(shù)據(jù)或數(shù)據(jù)丟失,這些都是局域或廣域系統(tǒng).

傳輸線阻抗匹配.必須測量整個傳輸線的阻抗和長度,并與每個終端匹配.如果忽略阻抗匹配,則可能發(fā)生發(fā)射,串擾和反射.電源考慮因素.這里的主要考慮是確保時鐘無噪音.對于當今更高速的系統(tǒng),低電源消耗要求也在增加.

一種有效的方法論

在高速應(yīng)用中實現(xiàn)最佳系統(tǒng)性能的關(guān)鍵始于一種有效的時鐘生成和分配設(shè)計方法.簡而言之,設(shè)計人員應(yīng)采用一種方法,將各種時鐘生成和分配組件作為一個完整的解決方案,而不是單個部件.應(yīng)在項目開始時仔細注意選擇適當?shù)牟考碗娐贩峙浞椒?/span>,同時牢記各部件之間的相互關(guān)系.此外,重要的是在設(shè)計進行時考慮操作頻率下所有有源晶振和無源晶振的特性阻抗.

正確選擇以下時鐘生成和分配組件至關(guān)重要(參見圖2):

1.晶體振蕩器及其輸出邏輯

2.時鐘驅(qū)動程序,在某些情況下將包含啟用功能

3.5V或3V電源的CMOS轉(zhuǎn)換器

4.傳輸線(雙絞線,同軸電纜,PCB走線)

時鐘生成和分配組件注意事項

1.貼片振蕩器和邏輯選擇選擇合適的晶體振蕩器在高速應(yīng)用中至關(guān)重要,因為它將為整個時鐘分配系統(tǒng)提供時鐘參考.

2.交流性能隨電壓,溫度和頻率保持不變可以實現(xiàn)相對于電源電壓的電平,閾值和噪聲容限的小于1mV/V的殘余靈敏度.對于結(jié)溫,殘余靈敏度小于0.1mV/C實現(xiàn)了相同的參數(shù).

晶體振蕩器質(zhì)量

除了確保波形中的低抖動外,設(shè)計人員還應(yīng)確保振蕩器本身的抖動最小化.這是通過選擇包含非常高Q晶體的振蕩器來實現(xiàn)的.此外,石英晶體應(yīng)調(diào)諧到振蕩器電路以供振蕩器制造商優(yōu)化.在嚴格晶體振蕩器應(yīng)用中使用PLL合成器通常需要±20ppm的頻率穩(wěn)定性,小于600皮秒的快速上升和下降時間,低特性抖動以及正發(fā)射極耦合邏輯(PECL)差分輸出.頻率穩(wěn)定性將提供可靠的系統(tǒng)參考,而波形的快速上升和下降時間將導(dǎo)致低系統(tǒng)抖動.(雖然快速上升和下降時間使轉(zhuǎn)換飽和可能會引入不必要的噪聲,但這種噪聲將通過使用差分信號來抵消.)

邏輯選擇:PECL優(yōu)勢

在高速應(yīng)用中,使用PECL邏輯輸出提供了超過CMOS邏輯輸出技術(shù)的關(guān)鍵優(yōu)勢.與CMOS技術(shù)不同,PECL技術(shù)具有差分輸出,這對減少排放至關(guān)重要.然而,與CMOS一樣,PECL從正電源(而不是為ECL邏輯技術(shù)供電的負電源電壓)獲得其工作功率,從而在負載點實現(xiàn)與CMOS邏輯接口的必要兼容性.

此外,PECL技術(shù)允許電壓補償,以進一步抑制正電壓源上的噪聲.所有現(xiàn)代PECL貼片晶體振蕩器均包含片內(nèi)帶隙調(diào)節(jié)器,可針對電源電壓以及結(jié)溫和環(huán)境溫度的變化提供噪聲容限的電壓補償.由于PECL電路由通過轉(zhuǎn)向邏輯切換到負載電阻的電源調(diào)節(jié)電流源組成,因此設(shè)計人員可以通過兩種方式獲益:

1)供電電流隨工作頻率保持不變.

2)應(yīng)避免振蕩器設(shè)計,因為抖動是由鎖相環(huán)中的噪聲產(chǎn)生的.

其他振蕩器注意事項

在PECL系統(tǒng)中,所有振蕩器電路都應(yīng)使電源在振蕩器處良好地去耦.PECL器件需要積極地解決此問題,因為PECL僅參考電源的最正面.因此,對于PECL,Vcc需要盡可能無噪聲.由于振蕩器特性確實隨負載阻抗和負載偏置電壓而變化,因此必須指定所使用的實際負載并將其傳達給振蕩器供應(yīng)商.所選振蕩器應(yīng)具有至少45％最小值和55％最大值的緊密對稱性,并應(yīng)產(chǎn)生可重復(fù)的波形以確保信號一致性.實現(xiàn)最佳系統(tǒng)性能的有效方法將各種時鐘生成和分配組件作為完整的解決方案.應(yīng)在項目開始時仔細選擇適當?shù)慕M件,并牢記組件之間的相互關(guān)系.